【導(dǎo)讀】隨著集成電路設(shè)計(jì)邁入超大規(guī)模時(shí)代，芯片規(guī)模已從早期小規(guī)模集成電路的數(shù)千門級(jí)，躍升至當(dāng)前先進(jìn)制程下的數(shù)十億門級(jí)。這一指數(shù)級(jí)增長(zhǎng)不僅帶來(lái)了功能復(fù)雜度的爆發(fā)式提升，更使芯片驗(yàn)證環(huán)節(jié)面臨“驗(yàn)證鴻溝”——傳統(tǒng)基于仿真的驗(yàn)證手段，因算力消耗大、迭代周期長(zhǎng)，難以覆蓋超大規(guī)模設(shè)計(jì)的全功能場(chǎng)景，無(wú)法滿足產(chǎn)品快速上市對(duì)高效、精準(zhǔn)驗(yàn)證的需求。
隨著集成電路設(shè)計(jì)邁入超大規(guī)模時(shí)代，芯片規(guī)模已從早期小規(guī)模集成電路的數(shù)千門級(jí)，躍升至當(dāng)前先進(jìn)制程下的數(shù)十億門級(jí)。這一指數(shù)級(jí)增長(zhǎng)不僅帶來(lái)了功能復(fù)雜度的爆發(fā)式提升，更使芯片驗(yàn)證環(huán)節(jié)面臨“驗(yàn)證鴻溝”——傳統(tǒng)基于仿真的驗(yàn)證手段，因算力消耗大、迭代周期長(zhǎng)，難以覆蓋超大規(guī)模設(shè)計(jì)的全功能場(chǎng)景，無(wú)法滿足產(chǎn)品快速上市對(duì)高效、精準(zhǔn)驗(yàn)證的需求。
在此背景下，硬件輔助驗(yàn)證（HAV: Hardware-Assisted Verification）憑借其接近真實(shí)芯片的運(yùn)行速度和全功能映射能力，成為彌合這一鴻溝的核心技術(shù)，而將芯片設(shè)計(jì)高效映射到驗(yàn)證芯片陣列的“分割技術(shù)”，則是決定硬件輔助驗(yàn)證性能的關(guān)鍵。
硬件輔助驗(yàn)證分割：從需求到核心價(jià)值
硬件輔助驗(yàn)證的核心邏輯，是將超大規(guī)模芯片的RTL（寄存器傳輸級(jí)）設(shè)計(jì)，拆解為多個(gè)可適配單顆驗(yàn)證專用芯片(通常為FPGA芯片)資源的子模塊，再通過(guò)驗(yàn)證芯片陣列的協(xié)同工作，模擬真實(shí)芯片的功能與應(yīng)用環(huán)境。這一“拆解-映射”過(guò)程即為分割，其本質(zhì)是解決“超大規(guī)模設(shè)計(jì)”與“單顆驗(yàn)證芯片有限資源”之間的矛盾。
分割的質(zhì)量直接決定硬件輔助驗(yàn)證的最終效果：
優(yōu)質(zhì)分割：可實(shí)現(xiàn)驗(yàn)證芯片資源（邏輯單元、存儲(chǔ)單元、I/O引腳）的均衡利用，最大限度減少跨驗(yàn)證芯片的信號(hào)交互（即“割邊”），降低關(guān)鍵路徑延時(shí)，保障硬件輔助驗(yàn)證的高工作頻率，同時(shí)減少人工調(diào)整成本。
劣質(zhì)分割：會(huì)導(dǎo)致部分驗(yàn)證芯片資源過(guò)載（需手動(dòng)刪減功能）、部分資源閑置，或跨驗(yàn)證芯片割邊過(guò)多。前者可能引入功能性錯(cuò)誤，后者會(huì)因外部連線延時(shí)增加，大幅拉低驗(yàn)證頻率，甚至無(wú)法滿足軟件調(diào)試對(duì)實(shí)時(shí)性的需求。
經(jīng)典圖分割算法：大規(guī)模設(shè)計(jì)分割的基礎(chǔ)框架
芯片設(shè)計(jì)的分割問(wèn)題，在數(shù)學(xué)模型上可轉(zhuǎn)化為“圖分割”——將芯片的模塊（節(jié)點(diǎn)）與模塊間的信號(hào)連接（邊，含權(quán)重）構(gòu)成的圖，拆分為多個(gè)子圖，且需滿足“分區(qū)資源平衡”（各子圖適配單顆驗(yàn)證芯片資源）與“割邊最小”（減少跨驗(yàn)證芯片信號(hào)交互）兩大目標(biāo)。
主流的“多層次圖劃分”框架，通過(guò)“粗化-初始劃分-細(xì)化”三步流程，高效解決大規(guī)模圖分割問(wèn)題，其核心邏輯如下：
粗化(Coarsening)：簡(jiǎn)化規(guī)模，保留核心結(jié)構(gòu)
核心目標(biāo)：將百萬(wàn)級(jí)節(jié)點(diǎn)的原始設(shè)計(jì)圖，通過(guò)迭代合并，逐步壓縮為數(shù)千級(jí)節(jié)點(diǎn)的“粗化圖”，在降低后續(xù)計(jì)算復(fù)雜度的同時(shí)，完整保留原圖中“高權(quán)重邊”（如關(guān)鍵信號(hào)連接）和”緊密關(guān)聯(lián)節(jié)點(diǎn)”（如同一功能模塊的子模塊）的結(jié)構(gòu)特征。
實(shí)現(xiàn)邏輯：采用“節(jié)點(diǎn)匹配”策略，優(yōu)先合并滿足以下條件的節(jié)點(diǎn)：
?節(jié)點(diǎn)間邊的權(quán)重高（信號(hào)交互頻繁）
?節(jié)點(diǎn)的資源屬性相似（如均為邏輯運(yùn)算模塊，或均為存儲(chǔ)模塊）
?合并后不破壞局部功能完整性（如不拆分一個(gè)完整的運(yùn)算單元）
每輪合并后生成“超節(jié)點(diǎn)”（由多個(gè)原始節(jié)點(diǎn)構(gòu)成）和“超邊”（由超節(jié)點(diǎn)間的原始邊合并而成），最終形成一系列規(guī)模遞減的粗化圖。
初始劃分(Initial Partitioning)：為粗圖制定基礎(chǔ)方案
核心目標(biāo)：在規(guī)模最小的粗化圖上生成首個(gè)滿足“資源平衡”與“割邊最小”的分區(qū)方案，為后續(xù)細(xì)化提供起點(diǎn)。
常見算法：
?隨機(jī)劃分：將粗化圖的超節(jié)點(diǎn)隨機(jī)分配到目標(biāo)分區(qū)（分區(qū)數(shù)量=驗(yàn)證芯片數(shù)量），優(yōu)點(diǎn)是計(jì)算速度快，可作為基礎(chǔ)方案；缺點(diǎn)是割邊較多，需后續(xù)優(yōu)化
?貪心劃分：基于“局部最優(yōu)”原則，優(yōu)先將連接緊密（超邊權(quán)重高）的超節(jié)點(diǎn)分配到同一分區(qū)，逐步減少跨區(qū)超邊數(shù)量。例如，先將權(quán)重最高的超邊連接的兩個(gè)超節(jié)點(diǎn)劃入同一分區(qū)，再以該分區(qū)為核心，逐步吸納相鄰的高權(quán)重超節(jié)點(diǎn)，最終實(shí)現(xiàn)初步的平衡劃分
細(xì)化(Uncoarsening/Refinement)：反向映射，優(yōu)化分區(qū)質(zhì)量
核心目標(biāo)：將初始劃分方案從最小粗化圖，逐步“反向映射”回原始圖（即從超節(jié)點(diǎn)拆解為原始節(jié)點(diǎn)），并在每一步映射中優(yōu)化分區(qū)，最終提升原始設(shè)計(jì)圖的分割精度——進(jìn)一步減少割邊數(shù)量，同時(shí)確保各分區(qū)的資源完全平衡。
核心算法：FM算法(Fiduccia-Mattheyses)：
?計(jì)算“增益”：對(duì)每個(gè)待移動(dòng)的節(jié)點(diǎn)，計(jì)算其從當(dāng)前分區(qū)移動(dòng)到目標(biāo)分區(qū)后，“割邊權(quán)重減少量”（正增益）與“資源平衡破壞度”（負(fù)增益）的差值，即“凈增益”
?選擇最優(yōu)移動(dòng)：優(yōu)先移動(dòng)凈增益最大的節(jié)點(diǎn)，直到無(wú)法通過(guò)移動(dòng)節(jié)點(diǎn)提升分區(qū)質(zhì)量（如所有節(jié)點(diǎn)移動(dòng)的凈增益均為負(fù)）
?迭代優(yōu)化：每完成一輪粗化圖到更細(xì)一級(jí)圖的映射，就執(zhí)行一次FM算法優(yōu)化，確保分區(qū)質(zhì)量隨圖規(guī)模的擴(kuò)大而持續(xù)提升
“多層次圖劃分”框架三步流程示意圖
時(shí)序驅(qū)動(dòng)分割：突破頻率瓶頸的關(guān)鍵優(yōu)化
經(jīng)典圖分割算法以“割邊最少”為核心目標(biāo)，但在硬件輔助驗(yàn)證中，驗(yàn)證工作頻率才是最終衡量標(biāo)準(zhǔn)——頻率過(guò)低會(huì)導(dǎo)致軟件調(diào)試周期延長(zhǎng)，甚至無(wú)法模擬芯片的真實(shí)運(yùn)行場(chǎng)景。而頻率的核心制約因素是“關(guān)鍵路徑延時(shí)”，因此需要在傳統(tǒng)圖分割框架中引入“時(shí)序”維度，形成“時(shí)序驅(qū)動(dòng)分割算法”。
時(shí)序路徑與關(guān)鍵路徑
時(shí)序路徑：芯片中信號(hào)從起點(diǎn)（如輸入端口、寄存器時(shí)鐘端）到終點(diǎn)（如輸出端口、寄存器數(shù)據(jù)端）的傳播路徑，其延時(shí)由路徑上所有邏輯單元（如與門、觸發(fā)器）的延時(shí)之和決定。
時(shí)序路徑示意圖
關(guān)鍵路徑(Critical Path)：所有時(shí)序路徑中，延時(shí)最長(zhǎng)的路徑。它直接決定芯片的最高工作頻率——時(shí)鐘周期必須大于等于關(guān)鍵路徑的延時(shí)，否則信號(hào)無(wú)法在規(guī)定時(shí)間內(nèi)到達(dá)終點(diǎn)，會(huì)違反寄存器的“建立時(shí)間”要求，導(dǎo)致電路功能錯(cuò)誤。
時(shí)序驅(qū)動(dòng)分割的核心策略
時(shí)序驅(qū)動(dòng)分割的本質(zhì)，是在“資源平衡”、“割邊最少”的基礎(chǔ)上，增加“關(guān)鍵路徑延時(shí)最小”的目標(biāo)，通過(guò)以下優(yōu)化貫穿分割全流程：
粗化階段：強(qiáng)化關(guān)鍵路徑的節(jié)點(diǎn)關(guān)聯(lián)
對(duì)關(guān)鍵路徑上的節(jié)點(diǎn)，提升其“合并優(yōu)先級(jí)”——即使這些節(jié)點(diǎn)的邊權(quán)重并非最高，也優(yōu)先將其合并為同一超節(jié)點(diǎn)，避免后續(xù)劃分時(shí)被拆分到不同驗(yàn)證芯片，從而減少關(guān)鍵路徑上的跨驗(yàn)證芯片割邊（跨驗(yàn)證芯片連線的延時(shí)遠(yuǎn)大于驗(yàn)證芯片內(nèi)部連線）
細(xì)化階段：優(yōu)先優(yōu)化關(guān)鍵路徑的割邊
調(diào)整FM算法的“增益計(jì)算邏輯”：對(duì)關(guān)鍵路徑上的割邊，賦予更高的權(quán)重——移動(dòng)關(guān)鍵路徑相關(guān)節(jié)點(diǎn)時(shí)，若能減少關(guān)鍵路徑上的割邊，其“凈增益”會(huì)被額外提升，從而優(yōu)先被選擇移動(dòng)，最大限度減少關(guān)鍵路徑上的跨驗(yàn)證芯片信號(hào)交互
結(jié)合時(shí)分復(fù)用（TDM）的特殊優(yōu)化
TDM技術(shù)的作用與矛盾：當(dāng)跨驗(yàn)證芯片割邊數(shù)量超過(guò)驗(yàn)證芯片的I/O引腳數(shù)量時(shí)，需通過(guò)時(shí)分復(fù)用（Time Division Multiplexing） 技術(shù)，讓多個(gè)割邊信號(hào)“輪流使用”同一組I/O引腳（即劃分不同時(shí)間時(shí)隙傳輸），從而解決物理連線不足的問(wèn)題。但TDM會(huì)增加信號(hào)延時(shí)（每個(gè)信號(hào)需等待其專屬時(shí)隙），且TDM比率越高（共享同一引腳的信號(hào)越多），延時(shí)越大
時(shí)序驅(qū)動(dòng)的TDM優(yōu)化策略：
?對(duì)關(guān)鍵路徑上的割邊信號(hào)，禁用TDM或采用最低TDM比率（如1:1，即無(wú)復(fù)用），避免額外延時(shí)疊加
?對(duì)非關(guān)鍵路徑上的割邊信號(hào)，可適當(dāng)提高TDM比率，節(jié)省I/O引腳資源，在不影響整體頻率的前提下滿足連線需求
亞科鴻禹的時(shí)序驅(qū)動(dòng)分割方案：技術(shù)特色與實(shí)踐價(jià)值
針對(duì)超大規(guī)模芯片的硬件輔助驗(yàn)證需求，亞科鴻禹基于上述技術(shù)原理，開發(fā)了定制化的時(shí)序驅(qū)動(dòng)分割流程，核心特色如下，可有效提升分割效率與硬件輔助驗(yàn)證頻率：
定制化分割引擎：內(nèi)存高效，支撐更優(yōu)算法
分割引擎基于時(shí)序網(wǎng)表的結(jié)構(gòu)特點(diǎn)，采用定制化的數(shù)據(jù)存儲(chǔ)架構(gòu)，這使得引擎能在有限硬件資源下，加載更大規(guī)模的設(shè)計(jì)圖（如輕松加載十億門級(jí)），同時(shí)有更多內(nèi)存余量嘗試更復(fù)雜的優(yōu)化算法（如多輪迭代的FM算法），為尋找最優(yōu)分割結(jié)果奠定基礎(chǔ)
全時(shí)序路徑動(dòng)態(tài)刷新：實(shí)時(shí)適配時(shí)序需求
分割過(guò)程中，實(shí)時(shí)動(dòng)態(tài)刷新所有時(shí)序路徑的延時(shí)數(shù)據(jù)（而非僅依賴初始時(shí)序分析結(jié)果），可精準(zhǔn)捕捉分割調(diào)整對(duì)時(shí)序的影響——例如，某一節(jié)點(diǎn)移動(dòng)后，不僅更新其所在路徑的延時(shí)，還會(huì)聯(lián)動(dòng)更新關(guān)聯(lián)路徑的時(shí)序狀態(tài)，確保分割策略始終貼合最新的時(shí)序需求，避免因時(shí)序信息滯后導(dǎo)致的優(yōu)化偏差
自動(dòng)優(yōu)化跳數(shù)與TDM比率：平衡資源與時(shí)序
?自動(dòng)分析分割后的“信號(hào)跳數(shù)”（信號(hào)從源節(jié)點(diǎn)到目標(biāo)節(jié)點(diǎn)經(jīng)過(guò)的驗(yàn)證芯片數(shù)量），優(yōu)先減少關(guān)鍵路徑的跳數(shù)（跳數(shù)越多，跨驗(yàn)證芯片延時(shí)越大）
?結(jié)合時(shí)序要求，智能分配TDM比率：對(duì)關(guān)鍵路徑信號(hào)默認(rèn)禁用TDM，對(duì)非關(guān)鍵路徑信號(hào)根據(jù)I/O資源情況自動(dòng)計(jì)算最優(yōu)TDM比率（如2:1或8:1），在滿足連線需求的同時(shí)，最大限度降低時(shí)序損耗
用戶干涉的自動(dòng)分割模式：兼顧自動(dòng)化與靈活性
支持“自動(dòng)分割為主、用戶干預(yù)為輔”的模式：用戶可根據(jù)實(shí)際需求（如某一模塊需固定在特定驗(yàn)證芯片上、某一信號(hào)需優(yōu)先保障時(shí)序），預(yù)先設(shè)置約束條件（如節(jié)點(diǎn)分區(qū)鎖定、信號(hào)TDM比率限制），分割引擎會(huì)在約束范圍內(nèi)自動(dòng)優(yōu)化，既減少人工調(diào)整成本，又能滿足定制化驗(yàn)證需求
超大規(guī)模設(shè)計(jì)支持：應(yīng)對(duì)多FPGA陣列場(chǎng)景
可支持?jǐn)?shù)十億門級(jí)設(shè)計(jì)的分割任務(wù)，最多適配數(shù)百片驗(yàn)證芯片構(gòu)成的陣列，且能通過(guò)“分層分割”策略（先將整體設(shè)計(jì)拆分為多組子系統(tǒng)，再對(duì)每組子系統(tǒng)進(jìn)行FPGA級(jí)分割），確保大規(guī)模陣列的協(xié)同工作效率，滿足先進(jìn)制程SoC（系統(tǒng)級(jí)芯片）的硬件輔助驗(yàn)證需求
亞科鴻禹HAV平臺(tái)時(shí)序驅(qū)動(dòng)分割方案框圖
總結(jié)
在超大規(guī)模芯片設(shè)計(jì)的征程中，硬件輔助驗(yàn)證的分割技術(shù)已然完成了從簡(jiǎn)單資源分配到復(fù)雜系統(tǒng)工程的華麗轉(zhuǎn)身。經(jīng)典多層次圖分割框架搭建起了分割的基礎(chǔ)邏輯架構(gòu)，時(shí)序驅(qū)動(dòng)的優(yōu)化策略如關(guān)鍵路徑優(yōu)先、TDM智能適配等成功突破頻率限制。亞科鴻禹推出的定制化分割方案，憑借內(nèi)存高效利用、時(shí)序動(dòng)態(tài)更新以及用戶靈活操作等獨(dú)特優(yōu)勢(shì)，進(jìn)一步提升了分割的效率與適配程度，為超大規(guī)模芯片的快速驗(yàn)證筑牢了堅(jiān)實(shí)根基，助力芯片產(chǎn)業(yè)在超大規(guī)模時(shí)代穩(wěn)健前行。
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